IC设计《PrimeTime时序分析流程和方法》共11页可打印快来领取吧

PrimeTime (PT) 是 Synopsys 的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字 ASICS 的时序。PrimeTime 工作在设计的门级层次，并且和 Synopsys 其它工具整合得很紧密。

静态时序分析（STA）无疑是设计流程中最重要的一步，它决定了设计是否在所要求的速度下工作，PT分析设计中的时序延迟并标注出必须改正的违例。

大家好啊！乐于分享行业内精选课程的慕容老师今天又来给大家分享IC相关的资料啦！

今天要为大家分享的资料是《PrimeTime时序分析流程和方法》。团长为了你们就把资料给整理好了，快来看看吧~ 如有侵权，请联系删除哦~

PT是一个不在DC工具套件中集成的单独的工具，它是一个和DC并行工作的单独的工具。PT与DC有一致的命令，它们生成类似的报告，并支持共同的文件格式。此外PT也能生成DC用于综合和优化的时序断言，PT的命令行界面是基于称为TCL为工业标准语言。与DC的内部STA引擎相比，PT更快，占用的内存更少，并且还有其他的一些独有的特色。

1.

定义设计环境

在对设计作时序分析之前，必须要定义好设计环境以使得在那些情况下满足限制条件。

通过以下这些信息来说明设计环境：

1. 时钟：时钟波形和时钟信号的性质;

2. 输入、输出延迟：信号到每个输入端口的时间从每个输出端口离开所需的时间。这些时间是用一个时钟周期的相对量表示的;

3. 输入端口的外部驱动：每一个输入端口的驱动单元或驱动电容,还可以用一个确定的过渡时间来表示;

4. 电容负载：输入或输出端口的外部电容;

5. 运作条件：环境特性（工艺、温度和电压）;

6. 连线负载电容：用来预测布局布线后每一条连线的电容和电阻。

下图展示了用来定义设计环境的命令：

2.

时序声明

通常当前设计只是一个更大电路的一部分。时序声明提供了时钟和输入、输出延时的信息。在将设计建立起来之后,可以进行时序声明。

为了进行时序声明,包括以下一些内容：

1. 说明时钟信息

2. 描述一个时钟网络

3. 说明时钟门锁（Clock-Gating）的建立和保持时间（Setup and Hold Checks）

4. 建立内部生成的时钟

5. 说明输入延时

6. 说明时钟端的输入延时

7. 说明输出延时

3.

时序例外

PrimeTime缺省地认为所有的电路都是单时钟周期的。这意味着电路在一个时钟周期之内将数据从一条路径的开始端传递到结束端。
在某些情况下,电路不是工作在这样的方式下。对具体的一条路径来说不适用单始终周期时序,所以必须对这些缺省的时序假设作例外说明。否则,时序分析将不能反映真实电路的工作情况。
主要有以下一些内容：
1. 单时钟周期（缺省）路径延时限制
2. 设置失败（False）路径
3. 设置最大和最小路径延时
4. 设置多时钟周期路径
5. 路径说明方法
6. 有效地说明例外情况
7. 例外情况的优先级
8. 报告例外情况
9. 忽略例外情况
10. 去除例外声明

4.

报告的生成

在定义了时序声明和例外情况之后,可以生成时序分析报告,有助于定位设计中的违规之处。在进行时序分析的时候,PrimeTime会跟踪电路中所有的路径,然后根据电路说明、库、声明和例外情况计算设计的延时。
有以下一些内容：
1. 检查设计约束
2. 报告时序检测的覆盖率
3. 生成路径时序报告
4. 去除有寄存器的路径上的时钟扭斜(Skew)
5. 生成瓶颈报告
6. 进行快速时序升级（Fast Timing Updates）
7. 生成约束报告
8. 生成设计信息报告
9. 生成连线负载报告
10. 生成时序例外情况报告
11. 报告最大扭斜检查（Maximum Skew Checks）
12. 报告不变的时序检查（No-Change Timing Checks）
13. 报告失效的时序弧（Disabled Timing Arcs）
14. 显示情形分析设置
15. 观察扇入逻辑
16. 观察扇出逻辑
17. 显示层次参考（Hierarchical References）
18. 报告单元参考（Cell References）
19. 生成总线报告
20. 生成反标延时和检查报告（Annotated Delay and Check Reports）
21. 生成模式分析报告（Mode Analysis Reports）
22. 生成库的报告
23. 生成延时计算报告
24. 以路径（Paths）来生成定制报告
25. 禁止和恢复时钟门锁、去除检查时钟门锁
26. 以弧（Arcs）来生成定制报告

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